EMC guidelines for MCU based applications

이번 포스팅은 AN1709 EMC design guide for STM8, STM32 and legacy MCUs의 내용을 번역하도록 하겠습니다. 이 가이드는 전자기적인 문제에 안전한 하드웨어를 만드는 기본적인 방법을 설명하고 있으니 시간이 되시는 분들은 꼭 필독하시기를 추천드립니다. 

 

이번 포스팅에서는 전체내용중에 MCU의 EMC 가이드 부분만 발췌하여 번역해보도록 하겠습니다. 먼저 기본적인 용어 부터 살펴보겠습니다.

 

EMC
Electromagnetic compatibility(EMC: 전자기 호환성)은 시스템이 정상적인 환경에 존재하는 전자기 현상의 영향을 받지 않고 제대로 작동하며 다른 장비를 방해할 수 있는 전기 교란을 일으키지 않는 능력입니다.

EMS
Electromagnetic susceptibility(EMS: 전자기 민감도) 수준은 전기 교란 및 전도성 전기 잡음에 대한 저항입니다. 정전기 방전(ESD) 및 고속 과도 버스트(FTB) 테스트는 바람직하지 않은 전자기 환경에서 작동하는 장치의 신뢰성 수준을 결정합니다.

EMI
Electromagnetic interference(EMI: 전자기 간)은 장비에서 발생하는 전도 또는 방사 전기 노이즈의 수준입니다. 전도 방출은 케이블이나 상호 연결 라인을 따라 전파됩니다. 복사 방출은 자유 공간을 통해 전파됩니다.

 

EMC guidelines for MCU based applications

다음 지침은 다양한 응용 분야에서 얻은 경험을 바탕으로 작성되었습니다.

 

하드웨어
주요 노이즈 수용기와 발생기는 인쇄 회로 기판(PCB)의 트랙과 배선, 특히 MCU 근처의 트랙과 배선입니다. 따라서 노이즈 문제를 방지하기 위한 첫 번째 조치는 PCB 레이아웃 및 전원 공급 장치 설계와 관련이 있습니다.

일반적으로 MCU 주변의 구성 요소 수가 적을수록 잡음 대비 내성이 더 좋아집니다. 예를 들어, ROM 없는 솔루션은 일반적으로 내장형 메모리 회로보다 소음에 더 민감하고 더 큰 노이즈를 발생시킵니다.

 

최적화된 PCB 레이아웃
발진한 노이즈는 기본적으로 안테나 역할을 하는 트랙과 구성 요소를 통해 수신되고 전송됩니다.
각 루프와 트랙에는 기생 인덕턴스와 커패시턴스가 포함되어 있습니다. 이는 전류, 전압 또는 전자기 플럭스의 변화에 ​​따라 에너지를 방출하고 흡수합니다.

MCU 칩 자체는 EMI 신호의 파장에 비해 크기가 작기 때문에(일반적으로 GHz 범위의 EMI 신호의 경우 mm 대 10cm) EMI에 대한 높은 내성과 낮은 생성률을 나타냅니다. 따라서 작은 루프와 짧은 와이어를 갖춘 단일 칩 솔루션은 노이즈 문제를 줄여줍니다.

PCB 수준의 초기 작업은 가능한 안테나 수를 줄이는 것입니다. 공급 장치, 발진기, I/O 등 MCU에 연결된 루프와 와이어는 특별한 주의를 기울여 고려해야 합니다. 발진기 루프는 고주파수에서 작동하므로 특히 작아야 합니다(그림 17 참조).

트랙의 인덕턴스와 커패시턴스를 모두 줄이는 것은 일반적으로 어렵습니다. 실제 경험에 따르면 대부분의 경우 인덕턴스는 최소화해야 할 첫 번째 매개변수입니다.

인덕턴스의 감소는 트랙의 길이와 표면을 더 작게 만들어 얻을 수 있습니다. 이는 트랙 루프를 동일한 PCB 레이어에 더 가깝게 배치하거나 서로의 위에 배치하여 수행됩니다(그림 17).

결과적으로 루프 면적은 작아지고 전자기장은 감소합니다. 인덕턴스 값과 와이어 루프에 의해 정의된 면적과 관련된 크기 순서의 비율은 약 10nH/cm2입니다. 낮은 유도율 전선의 일반적인 예로는 접지층과 공급층이 하나씩 있는 동축 연선 케이블 또는 다층 PCB가 있습니다.

트랙의 전류 밀도는 트랙 확대 또는 전류 흐름에 장착된 여러 작은 정전용량의 병렬화로 인해 더 작아질 수도 있습니다. 중요한 경우에는 MCU와 PCB 사이의 거리를 최소화해야 합니다. 이는 MCU와 해당 환경 사이의 루프 표면도 최소화되어야 함을 의미합니다.

이를 달성하려면 MCU 패키지와 PCB 사이의 소켓을 제거하거나 듀얼 인라인 패키지 대신 표면 실장을 사용하여 세라믹 MCU 패키지를 플라스틱 패키지로 교체해야 합니다.

참고: 보드 비아는 인덕턴스입니다. 그들을 피하려고 노력하십시오. 필요한 경우 멀티비아를 사용하십시오.

 

참고: 이 테스트는 양면 PCB를 사용하여 수행됩니다. 절연체 두께는 1.5mm: 구리 두께는 0.13mm입니다. 전체 보드 크기는 65 x 200mm입니다.

 

전원 공급 장치 필터링
전원 공급 장치는 회로의 모든 부분에서 사용되므로 특별한 주의가 필요합니다. 신호 레벨과 전력 전류가 간섭하지 않도록 공급 루프를 분리해야 합니다.

이러한 루프는 회로에 공통으로 지정된 하나의 노드가 있는 스타 배선을 사용하여 분리할 수 있습니다(그림 19). 결과 루프를 최소화하려면 디커플링 커패시턴스를 MCU 공급 핀에 매우 가깝게 배치해야 합니다.

또한 상당한 전압 증가 없이 입력 보호 다이오드를 통해 MCU에서 나오는 기생 전류를 흡수할 수 있을 만큼 커야 합니다. 보드의 디커플링은 전해 커패시터(일반적으로 10μF ~ 100μF)를 사용하여 수행할 수 있습니다. 이러한 커패시터에 사용된 유전체는 높은 용량의 정전 용량을 제공하기 때문입니다.

그러나 이러한 커패시터는 고주파수(일반적으로 10MHz 이상)에서 인덕턴스처럼 동작하는 반면, 세라믹 또는 플라스틱 커패시터는 고주파수에서 용량성 동작을 유지합니다.

예를 들어, 0.1μF ~ 1μF의 세라믹 커패시턴스는 고주파에서 작동하는 중요 칩의 고주파 공급 디커플링으로 사용해야 합니다.

 

접지 연결
외부 교란에 의해 유도되는 전류로 인해 디바이스 데이터시트에 명시된 절대 최대 정격 이상의 VSS 핀 간에 전압 차이가 발생할 위험을 줄이고 접지 복귀 경로의 임피던스를 줄이기 위해 가능한 한 짧은 경로로 모든 VSS 핀을 연결하는 것이 좋습니다.

가장 좋은 방법은 장치 VSS 핀에 최대한 가깝게 배치된 비아를 통해 VSS 라인을 접지면에 연결하는 것입니다. 접지면은 슬롯이나 구멍 없이 단단해야 하며, 이로 인해 접지면 임피던스가 증가할 수 있습니다.

아날로그 접지와 디지털 접지를 분리하는 것은 권장되지 않습니다. 디지털-아날로그 영역의 노이즈 분포에 의심스러운 영향을 미칠 수 있지만 항상 EMC 성능이 더 나쁩니다.

 

I/O 구성
핀이 플로팅된 디지털 입력 구성은 회로에 잠재적인 위험이 있습니다. 애플리케이션에 사용되지 않는 I/O 핀은 출력 푸시풀 로우 상태로 구성하는 것이 좋습니다. 이는 EMC 견고성을 증가시키거나 접지에 연결된 아날로그 입력으로 구성하여 전력 전류 소비를 줄입니다.

 

차폐
차폐는 노이즈 민감도와 방출을 줄이는 데 도움이 됩니다. 그러나 실드로 선택한 재료에 따라 다릅니다.
투자율이 높아야 하고 저항률이 낮아야 하며 안정적인 전압 소스에 연결되어야 합니다. 여기에는 낮은 직렬 임피던스(낮은 인덕턴스 또는 낮은 저항) 전압 소스를 통한 디커플링 커패시턴스가 포함됩니다.

주요 방해 발생기가 MCU 보드 근처에 있고 강력한 dV/dt 발생기(즉, 변압기 또는 클라이스트론)로 식별되는 경우 잡음은 주로 정전기장에 의해 전달됩니다. 노이즈 발생기와 제어 보드 사이의 중요한 결합은 용량성입니다.

전도성이 높은 차폐물, 즉 구리로 제어 보드 주위에 패러데이 케이지를 생성하면 내성이 크게 증가할 수 있습니다.

가장 강력한 교란 소스가 dI/dt 생성기(즉, 계전기)인 경우 이는 전자기장의 소스가 높습니다. 따라서 차폐재, 즉 합금의 투자율은 기판의 내성을 높이는 데 매우 중요합니다. 또한 실드의 구멍 수와 크기를 최대한 줄여 효율성을 높여야 합니다.

중요한 경우에는 MCU 아래에 접지면을 삽입하고 장치와 PCB 사이의 소켓을 제거하면 MCU 잡음 민감도를 줄일 수 있습니다. 실제로 두 가지 작업 모두 MCU, 공급 장치, I/O 및 PCB 사이의 루프 표면이 줄어드는 결과를 가져옵니다.

 

I/O bonding coupling

일부 어플리케이션에서는 PA3 핀에서 ESD 스트라이크가 발생하면 인접한 핀 PA2 및 PA4가 전류로 전달되는 전압 스파이크의 영향을 받을 수 있습니다.

 

패키지 기술로 인해 칩 패드는 와이어 본딩을 통해 패키지 핀에 연결되며 인접한 핀 사이에 작은 용량성/유도성 결합이 생성됩니다.

ESD 충격이 발생하면 방전 에너지는 커플링으로 인해 단일 핀뿐만 아니라 인접한 핀으로도 전달됩니다.

공급 장치 또는 접지 핀 사이의 전압 변동이 절대 최대 정격보다 높은 과도 상태를 유발할 수 있습니다(제품 데이터시트 참조). 최종 결과적으로 STM32 제품 주변 장치 작동이 변경될 수 있습니다.

ESD 충격이 발생한 후 애플리케이션 기능을 확인하는 것이 중요합니다. 문제가 발생하면 식별된 진입점 핀 PA3의 ESD 보호를 개선하는 것이 좋습니다. 이는 ESD 결합 에너지를 감소시키고 양호한 애플리케이션 작동을 보장합니다.

 

고속 신호 트랙

마이크로 컨트롤러 기반 애플리케이션의 EMC 약점의 또 다른 원인은 고속 디지털 I/O 및 xSPI, I²C, 외부 메모리 인터페이스, USB 또는 GPIO의 PWM과 같은 통신 인터페이스 때문일 수 있습니다.

고속 신호가 포함된 PCB를 설계할 때는 다음 EMC 고려 사항 목록을 고려해야 합니다:

 

• Coupling/crosstalk:
– 신호가 다른 신호와 결합하고 간섭하여 침입 스파이크(데이터로 샘플링 가능) 및 타이밍 이동이 발생하는 경우.

• Signal reflection:
– 고속 신호는 신호 모양을 변경할 수 있는 임피던스 불일치에 취약합니다.

• Clock jitter:
– 외부 간섭이나 잡음으로 인해 클럭 에지 편차가 발생할 수 있으며 이로 인해 타이밍 허용 오차가 좁아지거나 통신 오류가 발생할 수 있습니다.

• Potential antennas:
– PCB 가장자리에 가깝게 라우팅하거나 평면의 틈이 안테나 역할을 할 수 있습니다.

• Certification fails:
– 기능상 문제가 없더라도 해당 제품이 필수 인증에 실패할 수 있으며 PCB를 재설계해야 합니다. 이러한 문제를 방지하려면 개발 초기 단계부터 EMC 성능을 염두에 두고 계획을 세워야 합니다.

• Stack-up:
– EMI를 개선하기 위한 주요 고려 사항 중 하나는 외부 레이어(상단 및 하단)가 신호용이고 내부 레이어가 GND 및 전원 평면용인 4개 이상의 레이어 PCB를 사용하는 것입니다. 솔리드 평면은 상단과 하단의 신호 임피던스를 제어하는 ​​데 도움이 되며 함께(GND 및 PWR 평면) 스택업 커패시턴스를 생성하여 더 높은 주파수에서 성능을 향상시킵니다.

– 특히 특정한 노이즈 신호가 있는 경우 두 개의 솔리드 PWR/GND 평면 사이에 라우팅하여 방출을 줄일 수 있지만 8개 이상의 레이어 스택업이 필요합니다.

– 솔리드 평면에 틈이 생기지 않도록 하십시오. 이러한 틈은 안테나 역할을 할 수 있습니다.

• 라우팅 팁 및 권장사항:
– 고속 신호가 비아를 통과해야 하는 경우(임피던스 불일치로 표시되므로 고속 신호에는 권장되지 않음) 반환 경로 루프는 최소 루프 영역을 유지해야 합니다.

– 절대 평면 틈 위로 배선하지 말고, 부득이한 경우에는 스티칭 캡을 사용하십시오.

– 커플링 문제를 방지하려면 노이즈 신호에 대한 장거리 병렬 라우팅을 피하십시오.

– 매우 긴 트랙(>30cm) 및 매우 빠른 신호(>50MHz)의 경우 종단 저항을 추가하여 신호 반사를 줄일 수 있습니다(저항 범위 30Ω ~ 50Ω).

 

ESD 보호를 위한 취급 주의 사항
ESD 손상에 대한 마이크로컨트롤러 장치의 민감성을 확인하려면 애플리케이션 노트 정전기 방전 감도 측정(AN1181)을 참조하세요.

 

펌웨어
이 섹션은 http://www.st.com에서 제공되는 마이크로컨트롤러 EMC 성능 향상을 위한 소프트웨어 기술(AN1015) 애플리케이션 노트에 자세히 설명되어 있습니다.

 

<끝>